本文設(shè)計(jì)的高效存儲(chǔ)方式偏移量最多為71，同一種信息對(duì)應(yīng)的子矩陣為224，與傳統(tǒng)存儲(chǔ)方式相比可以節(jié)省75%的RAM資源。這種存儲(chǔ)方式不僅減少了塊RAM資源的浪費(fèi)，也減少了譯碼器實(shí)現(xiàn)所需的存儲(chǔ)資源數(shù)量。表2對(duì)比了傳統(tǒng)存儲(chǔ)方式與改進(jìn)后的RAM存儲(chǔ)方式資源的占用情況?！　?/p>本文引用地址：http://www.biyoush.com/article/146837.htm

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　　主要模塊的硬件實(shí)現(xiàn)

　　針對(duì)本文提出的高效存儲(chǔ)譯碼架構(gòu)，本文在實(shí)際的FPGA硬件平臺(tái)上進(jìn)行了譯碼器驗(yàn)證。下面列舉了主要功能模塊的硬件設(shè)計(jì)，其中譯碼器的各模塊均采用了多級(jí)流水線技術(shù)。　　

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　　校驗(yàn)節(jié)點(diǎn)處理單元(CNU)

　　CNU總體被劃分為5級(jí)流水線，其結(jié)構(gòu)如圖3所示。乘法電路采用減法及移位操作來代替，從而簡(jiǎn)化計(jì)算電路。這種運(yùn)行方式運(yùn)行在較高的時(shí)鐘頻率下，該模塊的最高時(shí)鐘頻率可以達(dá)到171.73MHz。圖4表示了水平運(yùn)算的FPGA仿真結(jié)果?！　?/p>

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