2012年初，富士通半導體宣布交付其為中小型IC設計公司量身定制的55nm創(chuàng)新工藝制程(可兼容65nm IP、性能堪比40nm工藝)，一度引發(fā)中國IC設計業(yè)的震動。而在日前于重慶舉辦的“中國集成電路設計業(yè)2012年會暨重慶集成電路跨越發(fā)展高峰論壇”上，富士通半導體又一次帶來驚喜，率先將已經量產的成熟28nm先進工藝和設計服務帶給中國高端SoC設計業(yè)者?！　?/p>本文引用地址：http://www.biyoush.com/article/139951.htm

圖1：富士通在重慶ICCAD上展示了成熟的28nm和40nm設計服務及國內外實際量產案例，引發(fā)專業(yè)觀眾濃厚興趣。

　　“55nm創(chuàng)新工藝制程(CS250L和CS250S)推出后中國客戶的反饋非常好，這和我們當初推出時的定位策略有關，如55nm transistor不變，65nm IP可以重用等，這使得以前65nm客戶可以很容易導入55nm制程?，F在已經有2至3家消費類電子的用戶在使用了，預計明年初將會有3個Tape out。” 富士通半導體ASIC/COT業(yè)務市場部副經理劉哲女士介紹說。

　　如果說高性價比的55nm創(chuàng)新工藝制程是為了一解處于激烈競爭中的本土中小客戶IC設計之“渴”，那么此次富士通半導體帶來的成熟已經量產的28nm半導體制造技術則是為幫助中國IC設計業(yè)應對高端先進制程SoC設計挑戰(zhàn)而生。

　　高端制程SoC設計的“N只攔路虎”

　　當半導體制程進入40nm工藝節(jié)點以后，成本成為高端SoC設計企業(yè)面臨的第一只“攔路虎”。如下圖2所示為32nm/28nm及22nm/20nm工藝制程投資的各項費用，其中32nm/28nm工藝的收支平衡(Breakeven)為30-40M units，而22nm/20nm工藝的Breakeven更高達60-100M units，這樣高的半導體制造成本不只掐住了中小IC業(yè)者的喉嚨，也成為高端SoC設計廠商的巨大壓力。再加上IP方面不菲的投資以及整合驗證，財務風險可謂巨大?！　?/p>

圖2. 32nm/28nm及22nm/20nm工藝的Breakeven情況。

　　雖然邁向尺寸更小的工藝節(jié)點實現了集成度和性能優(yōu)勢，但是設計和制造的復雜度也相應成倍增加， 這成為高端SoC設計企業(yè)面臨的第二只“攔路虎”。劉哲分析道：“28nm使得一切都變得非常復雜：Double patterning、Layout-dependent effects、New interconnect layers、Difficult design rules、Device variation、New transistors等等。而曾經存在于半導體制造工藝中的諸如成本、產量、上市時間、盈利能力、可預測能力、低功耗(面積)、復雜性等各種問題現在也依然存在，不只存在，當工藝尺寸不斷縮小，還會使問題變得更加糟糕。”