全球電子設計創(chuàng)新Cadence設計系統(tǒng)公司 (NASDAQ: CDNS)，日前宣布服務于廣泛電子應用領域的全球半導體領先企業(yè)STMicroelectronics，通過改用Cadence的簽收解決方案將一款28納米系統(tǒng)級芯片(SoC)的設計周期縮短了數周時間。與Cadence RTL-to-GDSII流程相呼應的是，ST應用Cadence簽收技術做出了質量更好的設計，效率也得到極大提升，同時在高級SoC的流片方面加快了上市時間。

　　“Cadence簽收解決方案將我們的開發(fā)周期縮短了幾個星期，”STMicroelectronics統(tǒng)一平臺部門研發(fā)主管Thierry Baucchon說，“比如在24小時的時間內，我們能夠修復分散在設計中60多種模式邊際組合的數千個保持時間違例，包含2000多萬個單元-使用之前的簽收技術，這要耗費我們幾個星期的時間才能做完。

　　ST將Cadence Encounter Timing System與Cadence QRC Extraction結合，搭配Encounter Digital Implementation(EDI)System，實現其快速流片的優(yōu)勢。

　　在28納米及以下工藝級別上，由于小型設備的差異越來越大，這也增加了工藝邊際情況的數量，要確保芯片可靠簽收變得更費時。Encounter時序系統(tǒng)獨一無二地為整個設計流程、工程變更單(ECOs)和最終簽收提供了全面的物理感知型、多模式、多邊際(MMMC)分析。ST表示，能夠了解時序優(yōu)化時的單元布置，以及能夠分配大量模式與邊際進行分析，是改進ECO質量以及最終設計閉合周轉時間的關鍵。

　　“我們對于與ST這種技術創(chuàng)新者合作充滿激情，并致力于繼續(xù)提供最好、效率最高的技術工具以及流程，幫助他們完成工作，”Cadence硅實現部門高級副總裁Chi-Ping Hsu博士說，“對于復雜的MMMC28納米設計與ECO，綜合的Cadence簽收解決方案能繼續(xù)以其獨特功能讓客戶滿意，幫助實現質量卓越的晶片、更高的設計效率以及加快產品上市時間。”