模擬IC制程技術挑戰(zhàn)
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隨著終端產品朝向輕薄短小、低耗電和多功能整合三大趨勢發(fā)展，無論對影像、聲音、省電和體積小的質量要求愈來愈高，模擬制程技術主要推動力量在于分別就設計端和制程端來達成芯片的功能整合趨勢－這包含了模擬效能、成本以及Time-to-Market的完美平衡。使得系統(tǒng)在快速可靠的功能（數(shù)字與模擬）執(zhí)行下，同時滿足社會對于系統(tǒng)變得更小、更快、更省電和價格更低的期望。
綜觀模擬IC對質量要求不外乎速度(Speed)、精準(Precision)、功率消耗(Power consumption)、電壓控制能力(Voltage capability)、電流控制能力(Current capability)、可靠度(Reliability)和穩(wěn)定度(Stability) 等七個技術評估指針以及制造成本評估指針；并針對不同的應用，特別要求其中一項或數(shù)項指針的性能。而鑒于數(shù)字技術的持續(xù)快速發(fā)展，如何使模擬IC跟上不斷提升的數(shù)字效能，以稱職地扮演其在系統(tǒng)內的角色，便成為模擬IC供貨商的主要挑戰(zhàn)之一。這除了更創(chuàng)新的模擬產品設計外，未來模擬制程技術的進步將扮演著更大的貢獻角色。
依據(jù)2004年版ITRS（International Technology Roadmap for Semiconductors） Update針對模擬IC所做的技術藍圖規(guī)劃中，點出未來模擬IC技術發(fā)展的方向在于持續(xù)克服下列挑戰(zhàn)：
首先是模擬與數(shù)字電路區(qū)塊整合時的隔離問題。由于快速運作的數(shù)字電路常會產生很強的噪聲，進而對模擬訊號造成干擾；而除了訊號之外，模擬功能也常需處理電源，其電壓可能動輒數(shù)十伏特，電流值則以安培計算，在這么高的功率水平之下，如無良好的隔離保護，稍一不慎即可能摧毀芯片上的邏輯甚至模擬電路。以現(xiàn)階段模擬制程技術仍無法有效對數(shù)字與模擬區(qū)塊隔離提出解決方案時，對于上述訊號干擾及電源隔離問題似乎僅能透過設計端著手，憑借著設計者的經(jīng)驗，采取較保守的區(qū)塊布置方式以降低可能的訊號干擾或是將組件與電源功能完全隔離。這些要求都讓芯片的整合問題更復雜并增加了設計時間與芯片面積，直接提高了所需的成本。
其次是持續(xù)降低模擬電路的操作電壓。由于低電壓、低耗電量和更長的電池壽命等可攜式產品應用需求興起，為因應各類消費性電子產品對低耗電量和增加電池壽命等的嚴苛需求下，不論數(shù)字或模擬IC組件都朝向降低操作電壓以節(jié)省動態(tài)能耗的方向前進。尤其在今日的數(shù)字核心電壓已降至1.2 ~1V的情況下，模擬IC動輒5V甚至12V的電壓需求便成為系統(tǒng)進一步降低能耗的瓶頸，于是如何降低模擬電路的操作電壓便成為模擬制程的發(fā)展重點之一。由表一ITRS技術藍圖中針對組件操作電壓的趨勢分析中，模擬IC的操作電壓至2009年前希望能降至2.5-1.8V，2010年后甚至希望能進一步降至1.8-1.2V；以配合終端產品愈來愈嚴格的消費電力需求。
表一、ITRS對于組件操作電壓的技術藍圖
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時間 |
2003 |
2004 |
2005 |
2006 |
2007 |
2008 |
2009 |
2010 | |
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技術節(jié)點 |
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hp90 |
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hp65 |
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hp45 | |
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操作電壓（V） |
數(shù)位 |
1.0 |
1.0 |
0.95 |
0.9 |
0.85 |
0.8 |
0.75 |
0.7 |
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模擬 |
3.3-1.8 |
2.5-1.8 |
2.5-1.8 |
2.5-1.8 |
2.5-1.8 |
2.5-1.8 |
2.5-1.8 |
1.8-1.2 | |
資料來源：ITRS 2004 Update(2005/01) ；工研院IEK-ITIS計劃（2006/01）
不過即使如此，降低操作電壓對于模擬IC而言仍是一條極具挑戰(zhàn)性的任務。由于噪聲不會隨著電壓下降而減弱，因此模擬功能必須將操作電壓保持在一定水平以提供干凈模擬訊號所需要的電壓準位，如何在降低工作電壓的同時仍能保持良好的信號噪聲比，將是制程技術發(fā)展時所需克服的問題。
最后一項挑戰(zhàn)則是如何將先進模擬功能成功地整合至以CMOS制程為主的數(shù)字芯片之內，以達成系統(tǒng)單芯片（SoC）的目標。不可諱言地，雖然現(xiàn)階段模擬制程仍是各擁山頭的局面，但CMOS制程挾著數(shù)字IC主流制程的地位，不論在技術發(fā)展進程、晶圓廠產能供應、設備及材料取得價格等方面，均較其它制程更具競爭優(yōu)勢，實是未來持續(xù)降低芯片成本的不二選擇。故以長期趨勢而言，在微處理器、內存、混訊電路和射頻組件朝向所謂系統(tǒng)單芯片整合的趨勢下，欲同時達成高度整合效果及低廉成本的目標，勢必仍需采用CMOS技術。雖然模擬電路初期采用CMOS制程仍不免在效能和噪聲方面有相當疑慮，故目前一些高性能、高頻模擬組件仍采用BiCMOS或SiGe BiCMOS制程；但隨著CMOS制程快速發(fā)展，相關解決方案如SOI(Silicon-On-Insulator)、應變硅(Srained Silicon)及新材料的相繼出現(xiàn)，均使得CMOS組件的模擬/射頻性能愈趨完善。展望未來，當初以CMOS為基礎所延伸出的特殊制程（如BiCMOS），預計將于2007年一統(tǒng)，重新回歸CMOS制程本身(詳見圖一)，成為未來發(fā)展SoC（System on a Chip；系統(tǒng)單芯片）的完整制程平臺，此趨勢值得我模擬IC業(yè)者留意。
資料來源：ITRS 2004 Update (2005/01)；工研院IEK-ITIS計劃（2006/01） 圖一、模擬／混訊／射頻組件制程技術藍圖一覽
觀察整個模擬IC技術的走向，可發(fā)現(xiàn)CMOS制程的影響力逐漸增增強；尤其對于成本與體積敏感的消費性電子，未來借著CMOS制程來整合數(shù)字與模擬組件以進一步降低成本與體積將成為主流發(fā)展方向；是否能確實掌握CMOS制程的特性，將成為模擬IC設計業(yè)者未來產品競爭的優(yōu)勢之一，建議我國業(yè)者應詳加留意此趨勢，與代工業(yè)者密切合作，建立相關技術能量。
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