結(jié)果

　　示例電路的行為如圖3所示。輸出信號Vout一開始時過大。DCGain值以每256個時鐘周期一個減幅的速度向下偏移，直至Error信號接近零。AbsFilteredError信號落后于誤差信號，最終降至重新采集閾值以下。然后Reacquire走低。在SettleCounter達到其最大值時，LoopEnable走低，回路輸出被鎖定。

　　圖3：顯示采集和鎖定的波形輸出

　　與傳統(tǒng)的完全模擬控制回路相比，混合信號控制回路具有許多優(yōu)點。它們易于實現(xiàn)并提供穩(wěn)定性保證，特別是在與設計合理的顫振檢波器結(jié)合使用之時。“鎖定”控制回路的能力為數(shù)字邏輯所獨有并且是一個極大的優(yōu)點。

　　誤差積分器和回路誤差濾波策略代表可用于許多不同問題的模塊方案。在可能時，可將數(shù)字和模擬設計方法論的優(yōu)勢結(jié)合起來，以便設計小、健壯且易于實現(xiàn)的新穎控制結(jié)構。

　　作者簡介

　　Warren Craddock是Intersil公司的混合信號設計工程師。他從事的工作領域是控制系統(tǒng)、數(shù)字信號處理和設計自動化。他于2001年從弗吉尼亞理工大學獲得電子工程學士學位。

　　Tamara Schmitz是Intersil公司的資深首席應用工程師和全球技術培訓師。她擁有斯坦福大學的電子工程學士學位、電子工程碩士學位及博士學位(RF CMOS設計)。