用于可對16位寬的軟件映射地址總線進行解碼，以將不同的定制接口或外設(shè)連接至微控制器。在插入片選 (Chip Select) 兩個時鐘周期后對讀取數(shù)據(jù)進行采樣。

　　一些預(yù)配置的版本可提供串行16450 UART選項。波特率在軟件中進行編程，以保持UART獨立于時鐘輸入。調(diào)試選擇可使用內(nèi)部FPGA資源，并直接連接至FPGA JTAG接口，從而通過常規(guī)FPGA下載線纜實現(xiàn)應(yīng)用調(diào)試。

　　FPGA設(shè)計流程

　　FPGA設(shè)計流程遵循如圖3所示的標準ISE FPGA實施流程。您可在FPGA設(shè)計中的任何層級級別上通過Verilog或VHDL創(chuàng)建微控制器實例。

　　使用兩個與硬件相關(guān)的文件 —— 微控制器網(wǎng)表 (smm.ngc) 和Block RAM存儲器映射文件 (smm.bmm) —— 即能完成FPGA的實施，用戶既不必費心學習新的工具，也不用使用復(fù)雜的腳本流程。FPGA嵌入式設(shè)計從未如此的簡單易行。微控制器配置之間的切換非常簡單，只需替換所需的網(wǎng)表文件，然后重新實施FPGA即可。

　　運行實施工具后， 將額外生成一個文件，指示微控制器所使用 (smm_bd.bmm) 的Block RAM的物理位置。