法國(guó)兩家半導(dǎo)體研究機(jī)構(gòu)CEA-Leti和Circuits Multi Projets日前宣布，他們將在一項(xiàng)定于明年9月份啟動(dòng)的300mm多項(xiàng)目晶片研究計(jì)劃中采用基于20nm制程的全耗盡型SOI工藝制作這種芯片。這次 多項(xiàng)目晶片研究計(jì)劃是由歐洲一個(gè)專(zhuān)門(mén)研究SOI技術(shù)的學(xué)術(shù)團(tuán)體EuroSOI+負(fù)責(zé)參與支持的。

　　所謂的多項(xiàng)目芯片(multi-project wafer：MPW)，指的是在同一片晶圓上采用相同的制程制出不同電路設(shè)計(jì)的IC芯片，這樣可以為多家廠商或研究機(jī)構(gòu)的IC設(shè)計(jì)驗(yàn)證節(jié)約成本，非常適用于產(chǎn)量較小的研究項(xiàng)目，也可以用作廠商驗(yàn)證不同電路設(shè)計(jì)效果用途。

　　據(jù)CEA-Leti表示，全耗盡型SOI工藝(FDSOI)相比傳統(tǒng)的體硅工藝具備許多優(yōu)點(diǎn)，其受短溝道效應(yīng)的影響相對(duì)較小，同時(shí)仍基于傳統(tǒng)的平面型晶體管設(shè)計(jì)，這樣便可以延緩廠商轉(zhuǎn)向復(fù)雜的垂直型Finefet晶體管設(shè)計(jì)的時(shí)間，而且還不需要使用較為復(fù)雜的溝道雜質(zhì)摻雜工藝。

　　這種FDSOI技術(shù)的基本特色包括：晶體管的溝道采用未經(jīng)摻雜的設(shè)計(jì)，絕緣層上硅膜厚度僅為6nm左右，同時(shí)采用了HKMG(High-k絕緣層+金屬柵極)柵極結(jié)構(gòu);n型，p型管的門(mén)限電壓統(tǒng)一為0.4V。另外開(kāi)發(fā)者還采用Verilog-A語(yǔ)言編寫(xiě)了相關(guān)的開(kāi)發(fā)工具和SPICE數(shù)據(jù)模型，其它有關(guān)的工藝模擬數(shù)據(jù)也相當(dāng)齊全。