位同步

　　位同步模塊在幀同步檢測(cè)成功后啟動(dòng)(與幀同步確認(rèn)同時(shí)進(jìn)行)，利用接收同步序列的后半部分與本地同步序列的后半部分(即圖2中的本地同步序列2)之間相關(guān)性，通過(guò)利用比較時(shí)鐘與接收碼元之間的相關(guān)差來(lái)判斷本地時(shí)鐘是否需要進(jìn)行調(diào)整，從而實(shí)現(xiàn)位同步。當(dāng)最佳判決點(diǎn)處于接收信號(hào)碼元的中間位置時(shí)，位同步算法原理如圖4示，其中超前時(shí)鐘和滯后時(shí)鐘作為比較時(shí)鐘。對(duì)于最佳判決點(diǎn)不處于碼元中間的情況，只要修改圖4中超前、滯后時(shí)鐘與本地時(shí)鐘之間的相位差即可。

　　相關(guān)器采用與幀同步檢測(cè)相同的相關(guān)方法式(1)：當(dāng)最佳判決點(diǎn)處于碼元中間的情況，即本地時(shí)鐘相位與最佳判決點(diǎn)一致時(shí)，超前時(shí)鐘和滯后時(shí)鐘相位都在最佳判決點(diǎn)附近，其相關(guān)結(jié)果基本相同，本地時(shí)鐘產(chǎn)生器不需要進(jìn)行調(diào)整;當(dāng)本地時(shí)鐘相位超前于最佳判決點(diǎn)時(shí)，超前時(shí)鐘遠(yuǎn)離最佳判決點(diǎn)，其控制下相關(guān)器的輸出減小為(P1-1)/2，而滯后時(shí)鐘控制下相關(guān)器的輸出仍為(P1-1)，判決模塊通知本地時(shí)鐘產(chǎn)生器進(jìn)行滯后處理。同理，當(dāng)本地時(shí)鐘相位滯后于最佳判決點(diǎn)時(shí)，產(chǎn)生器進(jìn)行超前處理。

　　FPGA實(shí)現(xiàn)與仿真驗(yàn)證

　　根據(jù)新一代無(wú)線通信統(tǒng)一平臺(tái)的特點(diǎn)，同步功能需要在FPGA內(nèi)實(shí)現(xiàn)。本文利用Altera的quartus設(shè)計(jì)軟件，采用自頂向下的模塊化設(shè)計(jì)方法，用VHDL語(yǔ)言完成時(shí)間同步相關(guān)的各個(gè)模塊的編程設(shè)計(jì)，并利用仿真軟件modelsim完成仿真驗(yàn)證。測(cè)試系統(tǒng)如圖5。其中，發(fā)端主要包括成幀(frame)和上變頻(duc)兩個(gè)模塊，將信源數(shù)據(jù)按一定標(biāo)準(zhǔn)組成幀，并調(diào)制到一定的中心頻率發(fā)出;收端主要包括下變頻(ddc)、低通濾波(lpf)、時(shí)鐘生成(clk_gen)和同步處理(recv)等模塊。其中，recv包含了幀同步、位同步和載波同步等模塊，duc和ddc模塊為了測(cè)試存在載波頻偏時(shí)的同步算法性能而加入。測(cè)試系統(tǒng)相關(guān)參數(shù)如下。

　　clk_s1：發(fā)端碼元時(shí)鐘，1.25MHz，即發(fā)端碼元速率為1.25MHz。

　　clk_s2：發(fā)端duc模塊時(shí)鐘，80MHz(根據(jù)新一代無(wú)線通信統(tǒng)一平臺(tái)實(shí)際參數(shù)設(shè)定)。

　　clk_r1：收端本地時(shí)鐘產(chǎn)生器模塊輸入時(shí)鐘，19.98MHz，通過(guò)可控時(shí)鐘生成器(16倍分頻)產(chǎn)生1.24875MHz的本地抽樣時(shí)鐘(與發(fā)送端碼元速率相差1.25KHz)。

　　clk_r2：收端ddc模塊時(shí)鐘，與clk_s2同頻，80MHz。

　　另外，發(fā)端duc輸出信號(hào)中心頻率為20MHz，收端ddc的本地載波頻率為20.04MHz(即收發(fā)兩端存在40KHz的載波頻偏)。