TensilicaÒ宣布增加了自動(dòng)可配置處理器內(nèi)核的設(shè)計(jì)方法學(xué)以面對(duì)90納米工藝下普通集成電路設(shè)計(jì)的挑戰(zhàn)。這些增加支持Cadence和Synosys工具的最新能力，包括自動(dòng)生成物理設(shè)計(jì)流程腳本，自動(dòng)輸入用戶定義的功耗結(jié)構(gòu)以及支持串繞分析。
Tensilica利用Synopsys的Power Compiler™的低功耗優(yōu)化能力，同時(shí)在Xtensa LX內(nèi)核和所有設(shè)計(jì)者自定義的擴(kuò)展功能中自動(dòng)的插入精細(xì)度時(shí)鐘門控，從而降低動(dòng)態(tài)功耗。新自動(dòng)生成的Xtensa布線腳本可以自動(dòng)的將設(shè)計(jì)者自定義的功耗結(jié)構(gòu)輸入到布線工具中去，同時(shí)也可以自動(dòng)的將電氣參數(shù)從特定工具的工藝文件輸入到更好的寄生效應(yīng)模型中減小寄生效應(yīng)對(duì)決定所有深亞微米技術(shù)的信號(hào)延遲的互連線的影響。
串繞的避免和時(shí)鐘歪斜/插入是90納米工藝下關(guān)鍵的設(shè)計(jì)要求。Tensilica的新腳本能夠自動(dòng)的支持Cadence用來做串繞分析的CeltIC工具。在Synopsys的Astro和Cadence的SoC Encounter中的布圖布線工具中，Tensilica的新腳本通過使用“有用歪斜模式（useful skew modes）”來實(shí)現(xiàn)最大時(shí)鐘速率。