在硅谷，EDA工具供應(yīng)商非?；钴S。每次Globalpress公司組織采訪活動(dòng)中，EDA都是重要環(huán)節(jié)。Mentor Graphics公司設(shè)計(jì)到芯片(Design to Silicon)部門副總裁兼總經(jīng)理Joseph Sawicki介紹了芯片測(cè)試的挑戰(zhàn)。

　　隨著IC制程節(jié)點(diǎn)從90nm向65nm和45nm延伸，需要測(cè)試的數(shù)據(jù)量會(huì)激增，相應(yīng)地會(huì)帶來(lái)測(cè)試成本的提高(圖1)。例如，從90nm到65nm時(shí)，由于增加了門數(shù)，傳統(tǒng)的測(cè)試量急劇增加;同時(shí)，在速(at-speed)測(cè)試也成倍增加，這是由于時(shí)序和信號(hào)完整性的敏感需求;到了45nm時(shí)代，在前兩者的基礎(chǔ)上，又新增了在新節(jié)點(diǎn)上探測(cè)新缺陷的測(cè)試。

　　圖1 測(cè)試成本的驅(qū)動(dòng)力