仔細分析，可見這是由多方面因素導致的。首先，測試項目的非常復雜，例如，芯片中的不同部分采用不同的測試工具，例如CPU核采用ATPG工具，內(nèi)存需要內(nèi)存BIST(內(nèi)置自測試)工具和內(nèi)存修復工具，I/O需要SERDES工具，PLL有PLL測試工具，ASIC需要邏輯BIST工具和邊界掃描工具，另外，如何管理IP、工具、接口和相互兼容等也是個問題。因此，這就有可能影響測試成本和上市時間。另外，納米級制造中也會出現(xiàn)一些光刻制造瑕疵(圖3)。

　　這些使測試更加復雜，并有可能增加測試成本和延長上市時間。為了使客戶應對更小的制程節(jié)點中更復雜、更低功耗的混合信號SoC測試，Mentor推出了其嵌入式壓縮和自動測試向量生成(ATPG)技術，與Mentor公司2009年8月收購的LogicVision公司的BIST技術結合，組合為Tessent。Tessent堪稱復雜的可測試設計(DFT)和芯片測試方案組合之一，它還包括原LogicVision公司的SiliconInsight產(chǎn)品、Mentor的布線應用診斷工具和新發(fā)布的Tessent YieldInsight產(chǎn)品，可提供用于流片后(Post-silicon)的測試描述和產(chǎn)出分析。

　　IC測試設備向靈活多樣發(fā)展

　　為了降低測試成本，Verigy(惠瑞杰)IC測試設備開始從高端向低端覆蓋，并且趨向板卡式等靈活性方案。